Arora-V
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3、在本条款规定范围内,广东高云半导体科技股份有限公司拥有最终解释权。

特性
产品参数
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Arora-V
特性

全新上市!基于 22nm 先进工艺的可编辑逻辑器件。


高云半导体 Arora V 系列 FPGA 产品是高云半导体晨熙®家族第五代产品,内部资源丰富,具有全新构架且支持 AI 运算的高性能 DSP ,高速 LVDS 接口以及丰富的 BSRAM 存储器资源,同时集成自主研发的 DDR3、支持多种协议的 12.5Gbps SERDES(GW5AT-138 支持),提供多种管脚封装形式,适用于低功耗、高性能及兼容性设计等应用场合。


高云半导体同时提供面向市场自主研发的新一代 FPGA 硬件开发环境,支持 Arora V 系列 FPGA 产品,能够完成 FPGA 综合、布局、布线、产生数据流文件及下载等一站式工作。



晨熙家族




优势
特性
低功耗

-   22nm SRAM工艺

-  核电压:0.9V/1.0V

-  支持时钟动态打开/关闭

丰富的基本逻辑单元

-   GW5A(T)-138具有多达138K 4输入LUT(LUT4)

-   GW5A-25具有23K 4输入LUT(LUT4)

支持多种模式的静态随机存储器

-  支持双端口、单端口以及伪双端口模式

-  支持字节写使能

-  支持ECC检测及纠错

支持270 Mbps到12.5G bps SERDES自定义协议(仅GW5AT-138支持),以及10G以太网等多种传输协议

支持PCIe 2.0硬核

(GW5AT-138)

-  支持x1, x2, x4, x8通道

-  支持Root Complex 和End Point双模式

支持MIPI D-PHY RX硬核

(GW5A(T)-138)

-  支持MIPI DSI和MIPI CSI-2 RX器件接口

-   MIPI传输速率单通道可达2.5Gbps

-  支持最多八个数据通道和两个时钟通道,传输速率最高可达20Gbps

支持MIPI D-PHY RX/TX硬核

(GW5A-25)

-  支持MIPI DSI和MIPI CSI-2 RX/TX器件接口

-   MIPI传输速率单通道可达2.5Gbps(RX/TX)

-  支持最多4个数据通道和1个时钟通道

GPIO支持MIPI D-PHY RX

(GW5A(T)-138)

-   GPIO可配置为MIPI DSI和MIPI CSI-2 RX器件接口

-   MIPI传输速率单通道可达1.5Gbps

GPIO支持MIPI C-PHY RX/TX和D-PHY RX/TX

(GW5A-25)

-   GPIO可配置为MIPI DSI和MIPI CSI-2 RX/TX器件接口

-   MIPI传输速率单通道可达1.2Gbps

全新架构高性能DSP模块

-  高性能数字信号处理能力

-  支持27 x 18、12 x 12及27 x 36位的乘法运算和48位累加器

-  支持多个乘法器级联

-  支持寄存器流水线和旁路功能

-  预加运算实现滤波器功能

-  支持桶形移位寄存器

集成全新灵活的多通道过采样ADC,精度高、不需要外部提供电压源

-   60dB SNR

-   1kHz Signal Bandwidth

支持多种SDRAM 接口,最高支持DDR3 1333 MT/s(GW5A(T)-138) 或1066 MT/s(GW2A-25)
支持多种I/O电平标准

-  提供输入信号去迟滞选项

-  支持4mA、8mA、12mA、16mA、24mA等驱动能力

-  提供输出信号Slew Rate选项

-  对每个I/O提供独立的Bus Keeper、上拉/下拉电阻及Open Drain输出选项

-  支持热插拔

32个全局时钟、6/12个高性能PLL、16/24个高速时钟
编程配置模式

-  支持JTAG配置模式

-  支持4种GowinConfig配置模式:SSPI、MSPI、CPU、SERIAL

-  支持背景升级

-  支持JTAG、SSPI模式直接编程SPI Flash,其他模式可以通过IP的方式编程SPI Flash

-  支持比特数据流文件加密和安全位设置

-  支持SEU检测及纠错

-  支持OTP, 每个器件有唯一的64位DNA标识

产品参数
JS Bin

器件

GW5A-25

GW5AT-60(SERDES)

GW5A-138

GW5AT-138(SERDES)

逻辑单元(LUT4)

23,040

57,600

138,240

138,240

寄存器(REG)

23,040

57,600

138,240

138,240

分布式静态随机存储器SSRAM(Kb)

180

450

1,080

1,080

块状静态随机存储器BSRAM(Kb)

1,008

2,322

6,120

6,120

块状静态随机存储器数目BSRAM(个)

56

129

340

340

DSP

28

120

298

298

最多锁相环(PLLs)[1]

6

10

12

12

全局时钟

32

32

32

32

高速时钟

16

20

24

24

Transceivers

0

4

0

8

Transceivers速率

N/A

270Mbps-12.5Gbps

N/A

270Mbps-12.5Gbps

PCIe 2.0 硬核

0

1, x1, x2, x4 PCIe 2.0

0

1, x1,x2, x4, x8 PCIe 2.0

LVDS (Gbps)

1.25

1.25

1.25

1.25

DDR3 (Gbps)

1,066

1,333

1,333

1,333

MIPI DPHY硬核

2.5G(Rx/Tx) 

4个数据通道,1个时钟通道

2.5G(Rx/Tx) 

8个数据通道,2个时钟通道

2.5G(Rx) 

8个数据通道,2个时钟通道

2.5G(Rx) 

8个数据通道,2个时钟通道

ADC

1

1

2

2

GPIO Bank数

9[2]

5

6

6

最大I/O数

236

250

376

376

核电压

0.9V/1.0V

0.9V/1.0V

0.9V/1.0V

0.9V/1.0V

封装

间距(mm)

尺寸(mm)

E-pad尺寸(mm)

GW5A-25

GW5AT60(SERDES)

GW5A-138

GW5AT-138

(SERDES)

FPG676A

1.0

27 x 27

-

-

-

-

312(150)


注:[1] 不同封装支持的锁相环数量不同,此处为最大值。

       [2] 其中一个 Bank 是 JTAG Bank,具有 4 个 IO。


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    参考设计

    晨熙家族

    基于高云半导体FPGA的MIPI接口匹配方案


    ▲ 符合标准《MIPI Alliance Standard for DPHY Specification》版本1.1。

    ▲ MIPI CSI2 和 DSI, RX 和 TX 器件接口。


    了解更多

    晨熙家族

    基于高云半导体FPGA的RISC-V方案


    ▲ 包含一个32-bit的RISC-V微处理器和系统外设。



    了解更多

    设计资源
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    覆盖整个设计流程,非常易于使用
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